sel2_vec.vhd

--
-- 2-In data selector (select 4-bit vector signal)
--
library ieee;
use ieee.std_logic_1164.all;

entity sel2_vec is
　　　　　port( dh : in std_logic_vector(3 downto 0);
　　　　　　　　　dl : in std_logic_vector(3 downto 0);
　　　　　　　　　sel : in std_logic;
　　　　　　　　　y : out std_logic_vector(3 downto 0));
end sel2_vec;

architecture rtl of sel2_vec is
begin

　　　　　y <= dh when (sel = '1') else dl;

end rtl;