andLogic.vhd

--
-- VHDL code of AND gate
--
library ieee;
use ieee.std_logic_1164.all;

entity andLogic is
　　　　　　port( 　　a : in std_logic;
　　　　　　　　　　　b : in std_logic;
　　　　　　　　　　　y : out std_logic);
end andLogic;

architecture rtl of andLogic is

　　　　　　signal notUse0 : std_logic;

begin

　　　　　　y <= a and b;

end rtl;